Este documento presenta una arquitectura de Multiplicación de Puntos (PM) de Criptografía de Curva Elíptica (ECC) con un enfoque en la optimización de recursos de hardware y latencia al mismo tiempo. Los recursos de hardware se reducen con el uso de un método de multiplicación bit-serial (tradicional de libro escolar). De manera similar, la latencia se optimiza con la reducción en un camino crítico utilizando registros de canalización. Para hacer frente a la canalización, proponemos reprogramar las instrucciones de adición de puntos y dobles, necesarias para el cálculo de una operación PM en ECC. Posteriormente, la arquitectura propuesta se modela en Lenguaje de Descripción de Hardware (HDL) Verilog utilizando Vivado Design Suite. Para proporcionar una evaluación de rendimiento justa, sintetizamos nuestro diseño en varios dispositivos FPGA (matriz de compuertas programable en campo). Estos dispositivos FPGA son Virtex-4, Virtex-5, Virtex-6, Virtex-7, Spartan-7, Artix-7 y Kintex-7. La menor área (433 slices FPGA) se logra en Spartan-7. La mayor velocidad se realiza en Virtex-7, donde nuestro diseño alcanza una frecuencia de reloj de 391 MHz y requiere 416 s para una computación de PM (latencia). En cuanto a la potencia, se alcanzan los valores más bajos en los dispositivos Artix-7 (56 W) y Kintex-7 (61 W). Se alcanza una relación de valor de rendimiento sobre área de 4.89 para Virtex-7. Nuestro diseño supera la mayoría de las soluciones más recientes de última generación (en términos de área) con un sobrecoste de latencia.