La flexibilidad proporcionada por las FPGAs permite la implementación de varios ADC, cada uno configurado con la resolución de bits y frecuencia de muestreo requeridas. El documento presenta el diseño e implementación de convertidores analógico-digitales (ADC) escalables y parametrizables, basados en un registro de aproximación sucesiva (SAR), en FPGAs (arrays de compuertas programables en campo). En primer lugar, el trabajo desarrolla una metodología sistemática para la implementación de un ADC basado en SAR parametrizable a partir de un conjunto de módulos constructores, como el modulador de ancho de pulso (PWM), el filtro pasa bajo externo (LPF) y el comparador analógico. El método presentado permite elegir los parámetros del LPF para el rendimiento requerido (bits de resolución y frecuencia de muestreo) de un ADC basado en SAR. En segundo lugar, el documento también presenta varias optimizaciones en el módulo PWM para mejorar la frecuencia de muestreo de los ADC implementados, y se adapta el método para elegir los parámetros del LPF. La lógica PWM y SAR son sintetizables y parametrizables, utilizando un bajo número de recursos, con el fin de ser portátiles para familias de FPGAs de bajo costo. La metodología y las optimizaciones de PWM se prueban en un dispositivo Zynq-7000 de Xilinx; sin embargo, pueden adaptarse a cualquier otra FPGA.