Este papel presenta un filtro de decimación digital basado en un modulador Sigma-Delta de cuatro bits de tercer orden. El filtro de decimación digital es una parte importante del ADC Sigma-Delta y está diseñado para que el ADC Sigma-Delta (Convertidor Analógico-Digital) cumpla con los requisitos de Relación Señal-Ruido (SNR) no menor a 120 dB y Número Equivalente de Bits (ENOB) no menor a 20 bits. Adopta una estructura en cascada de tres etapas que incluye un filtro de decimación de Comb de Integrador en Cascada (CIC), un filtro de compensación de Respuesta al Impulso Finito (FIR) y un filtro de banda media (HB). Esta estructura reduce efectivamente alrededor del 13% de las celdas de multiplicación y de memoria. La técnica de simetría de coeficientes y la técnica de codificación CSD (Dígito Firmado Canónico) se utilizan para optimizar los parámetros del filtro, lo que reduce aún más la complejidad computacional. Después de la optimización, el área del circuito se reduce aproximadamente un 15%, y los recursos lógicos disminuyen alrededor del 23%. Se utiliza el lenguaje de descripción de hardware Verilog para describir el comportamiento del filtro de decimación digital, y la simulación se lleva a cabo en la plataforma VCS (Verilog Compile Simulator). Al mismo tiempo, la verificación del prototipo se implementa en la serie FPGA Xilinx Artix-7, y el ADC logra 113 dB SNR y 18.5 bits ENOB. Finalmente, el ADC Sigma-Delta se fabrica en el proceso CMOS SMIC 0.18 m con un área de diseño de 714.8 m x 628.4 m y un consumo de energía de 11.2 mW. Se realizarán más pruebas para los prototipos fabricados en el futuro para verificar que el ADC Sigma-Delta cumple con las especificaciones de diseño.