En este estudio, diseñamos un desfasador de tipo interruptor CMOS de banda K de 5 bits. Con el fin de minimizar errores de fase y ganancia, se propuso una técnica de diseño para los bits que constituyen el desfasador. La técnica de diseño propuesta se logró ajustando las frecuencias resonantes de la inductancia y la capacitancia en la estructura del filtro paso bajo en forma de T L-C-L. A través de esto, se presentó un método para optimizar el desfasador con la estructura del filtro paso bajo en forma de T. El desfasador de 5 bits de banda K fue diseñado con un proceso CMOS de 65 nm para verificar la viabilidad de la técnica de diseño propuesta. El tamaño del núcleo fue de 0.78 x 0.21 mm. En los rangos de frecuencia de 22.0 a 23.0 GHz, la pérdida de inserción y los errores de fase y ganancia RMS fueron medidos en 7.44 +/- 2.0 dB, 2.6 grados y 1.2 dB, respectivamente.