Debido a los requisitos de rendimiento y energía, los aceleradores basados en FPGA se han convertido en una solución prometedora para cálculos de alto rendimiento. Mientras tanto, con la ayuda de compiladores de síntesis de alto nivel (HLS), las FPGA pueden programarse utilizando lenguajes de programación comunes como C, C++ u OpenCL, mejorando así la eficiencia y portabilidad del diseño. Los cálculos de estarcido son núcleos significativos en varias aplicaciones científicas. En este documento, presentamos un diseño de arquitectura para implementar núcleos de estarcido en FPGA de última generación con memoria de alto ancho de banda (HBM). Las FPGA tradicionales suelen estar equipadas con memoria externa, por ejemplo, DDR3 o DDR4, lo que limita la exploración del espacio de diseño en el dominio espacial de los núcleos de estarcido. Por lo tanto, muchos estudios anteriores se basaron principalmente en explotar el paralelismo en el dominio temporal para eliminar las limitaciones de ancho de banda. En nuestro enfoque, escalamos el rendimiento del diseño al considerar tanto el paralelismo espacial como el temporal del núcleo de estarcido de manera equitativa. También discutimos la portabilidad del diseño entre diferentes compiladores HLS. Utilizamos núcleos de estarcido típicos para evaluar nuestro diseño en una placa FPGA Xilinx U280 y comparar los resultados con otros estudios existentes. Al adoptar nuestro método, los desarrolladores pueden implementar estrategias amplias de paralelización basadas en recursos específicos de FPGA para mejorar el rendimiento.