Este documento propone un enfoque basado en el formalismo DEVS (Especificación de Sistemas de Eventos Discretos) para analizar problemas de cruce de dominio de reloj (CDC) en el diseño de circuitos digitales. A medida que los diseños modernos de Sistemas en Chip (SoC) integran cada vez más múltiples dominios de reloj, la verificación de la metaestabilidad relacionada con el CDC se vuelve más desafiante y costosa. Si bien las herramientas EDA convencionales ofrecen soluciones para el análisis de CDC, a menudo implican recursos computacionales sustanciales y costos de licencia. Presentamos un marco de simulación basado en DEVS que aprovecha sus ventajas inherentes en la gestión del tiempo y la estructuración modular para modelar y analizar escenarios de CDC. El marco incluye un modelo de sincronizador de CDC implementado dentro del entorno DEVS parcialmente compatible con HDL, lo que permite un análisis preciso de violaciones de metaestabilidad basadas en los requisitos de tiempo de configuración y tiempo de retención. Los diseñadores de circuitos o ingenieros relacionados pueden potencialmente resolver problemas de temporización como el CDC incorporando herramientas de análisis basadas en DEVS en el proceso de diseño.