Diseño de pulso de preénfasis para memoria de acceso aleatorio
Autores: Sugiura, Yoshihiro; Tanzawa, Toru
Idioma: Inglés
Editor: MDPI
Año: 2021
Acceso abierto
Artículo científico
2021
Diseño de pulso de preénfasis para memoria de acceso aleatorio
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Reducir
Tiempo de acceso a la memoria
Pulsos de preénfasis
Memoria de acceso aleatorio no volátil
Anchos de pulso óptimos
Variación del proceso
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 42
Citaciones: Sin citaciones
Este documento describe cómo se puede reducir el tiempo de acceso a la memoria con pulsos de preénfasis (PE) incluso en una memoria no volátil de acceso aleatorio. Se investigan los anchos óptimos de los pulsos de PE y los tiempos mínimos de retardo de la línea de palabras (WL) resultantes como función de la dirección de columna. Se discute el impacto de la variación del proceso en la constante de tiempo de WL, la corriente de la celda y la resistencia de la ruta de decisión en los pulsos de PE óptimos. Los anchos óptimos de los pulsos de PE y los tiempos mínimos de retardo de WL resultantes se modelan con curvas de ajuste como función de la dirección de columna de la celda de memoria accedida, lo que proporciona a los diseñadores la capacidad de establecer el tiempo óptimo para las operaciones de WL y BL (línea de bits), reduciendo el tiempo promedio de acceso a la memoria.
Descripción
Este documento describe cómo se puede reducir el tiempo de acceso a la memoria con pulsos de preénfasis (PE) incluso en una memoria no volátil de acceso aleatorio. Se investigan los anchos óptimos de los pulsos de PE y los tiempos mínimos de retardo de la línea de palabras (WL) resultantes como función de la dirección de columna. Se discute el impacto de la variación del proceso en la constante de tiempo de WL, la corriente de la celda y la resistencia de la ruta de decisión en los pulsos de PE óptimos. Los anchos óptimos de los pulsos de PE y los tiempos mínimos de retardo de WL resultantes se modelan con curvas de ajuste como función de la dirección de columna de la celda de memoria accedida, lo que proporciona a los diseñadores la capacidad de establecer el tiempo óptimo para las operaciones de WL y BL (línea de bits), reduciendo el tiempo promedio de acceso a la memoria.