En este documento se presenta una nueva topología para un interruptor de antena de un solo polo-doble-tiro (SPDT) de alta potencia, y se analizan completamente sus mecanismos de pérdida. La arquitectura diferencial se emplea en la implementación del interruptor propuesto para evitar la formación no deseada de canales de interruptores Rx en estado OFF al aliviar la oscilación de voltaje sobre los dispositivos de interruptores Rx. Además de eso, la impedancia de carga vista por el interruptor Tx se reduce para disminuir aún más la oscilación de voltaje, lo que permite al interruptor de antena manejar una señal de alta potencia sin distorsiones. Para reducir la impedancia de operación del interruptor, se requieren dos redes de adaptación en la entrada y la salida del interruptor Tx, respectivamente, y se implementan cuidadosamente considerando el problema de integración de los circuitos de la etapa frontal. A partir del análisis de pérdidas de toda la ruta de la señal, se decide una impedancia de operación óptima del interruptor teniendo en cuenta un equilibrio entre la capacidad de manejo de potencia y la pérdida de inserción del interruptor de antena. La pérdida de inserción del diseño propuesto se compara con el diseño convencional con transformadores e inductores simulados electromagnéticamente (EM). El interruptor de antena propuesto se implementa en un proceso CMOS estándar de 0.18 um, y todos los dispositivos de interruptores adoptan la estructura de pozo n profundo. El rendimiento medido de la cadena frontal del transmisor propuesto muestra un punto de compresión de 1 dB (P) de 32.1 dBm con una eficiencia añadida de potencia (PAE) del 38.3% a 1.9 GHz.