En este documento, se presenta un diseño compacto y de bajo consumo de energía de un flip-flop (FF) verdaderamente monofásico con operaciones totalmente estáticas. El diseño se desarrolla utilizando diversos esquemas de reducción de circuitos y presenta un estilo de lógica híbrida que emplea tanto la lógica de transistor de paso (PTL) como la lógica estática de óxido metálico complementario (CMOS) para reducir la complejidad del circuito. Estas medidas de optimización del circuito se reflejan en varios aspectos, incluido un menor retardo de reloj a Q (CQ), menor consumo de energía promedio, menor consumo de energía de fuga y menor área de diseño; y la cantidad de transistores es solo 17. Fabricado en tecnología CMOS TSMC de 180 nm, reduce en más del 29% el área del chip en comparación con el flip-flop de compuerta de transmisión convencional (TGFF). Para mostrar aún más las ventajas a nivel de circuito/sistema digital, se ha implementado un registro de desplazamiento multi-modo. Los resultados de las mediciones experimentales a 1,8 V/4 MHz muestran que, en comparación con el diseño TGFF, el diseño propuesto ahorra un 64,7% del consumo de energía mientras reduce el área del chip en un 26,2%.