Muchas aplicaciones de IoT requieren un alto rendimiento computacional y flexibilidad, y FPGA es un candidato prometedor. Sin embargo, el aumento de la potencia de cálculo resulta en una mayor disipación de energía, y la eficiencia energética es una de las principales preocupaciones para las aplicaciones de IoT. En este documento, exploramos la lógica adiabática para diseñar un bloque lógico configurable (CLB) energéticamente eficiente y lo comparamos con su contraparte CMOS. Los resultados de la simulación muestran que la tabla de búqueda (LUT) basada en lógica adiabática propuesta tiene ahorros significativos de energía para el rango de frecuencia de 1 MHz a 40 MHz, y el menor ahorro de energía es a 40 MHz, que es una reducción de energía del 92.94% en comparación con su contraparte CMOS. Además, las tres celdas de memoria propuestas basadas en lógica adiabática son diseños de 14T, 16T y 12T con al menos un ahorro de energía del 88.2%, 84.2% y 87.2%. También evaluamos el rendimiento de los CLBs propuestos utilizando una LUT (AL-LUT) basada en lógica adiabática que se interconecta con celdas de memoria basadas en lógica adiabática. El diseño propuesto muestra una reducción significativa de energía en comparación con una interfaz de LUT CMOS con celdas SRAM para diferentes frecuencias; los ahorros de energía son de al menos 91.6% para AL-LUT 14T, 89.7% para AL-LUT 16T y 91.3% para AL-LUT 12T.