En este documento se propone un novedoso diseño de chip de protocolo de línea de datos de preámbulo síncrono de baja potencia para comunicación en serie. La comunicación en serie solo utiliza dos cables, selección de chip (CS) y digital seguro (SD), para transmitir y recibir datos entre dos dispositivos. El protocolo propuesto tiene como objetivo utilizar un menor número de cables para la interfaz, reduciendo así la complejidad y el área del diseño del chip. Además, aumenta la eficiencia a través de un oscilador controlado por comunicación en serie síncrona. El diseño de chip de protocolo de línea de datos de preámbulo síncrono de baja potencia se verificó con éxito utilizando una matriz de compuertas programable en campo (FPGA) como dispositivo maestro y un chip real como dispositivo esclavo. Las señales se verifican a través del uso de un analizador lógico. El diseño de chip de protocolo de línea de datos de preámbulo síncrono de baja potencia realizado tiene un conteo de compuertas de solo 5.07 K compuertas, una disipación de potencia baja de 12 mW y un área de chip de 453,260 m utilizando el proceso CMOS de 0.18 m de la compañía de fabricación de semiconductores de Taiwán (TSMC). En comparación con el protocolo de interfaz periférica en serie de tres cables (SPI), el diseño propuesto tiene ventajas como un menor costo y un menor consumo de energía.