Diseño de celda SRAM rentable en tecnología de Automata Celular de Puntos Cuánticos
Autores: Bhat, Soha Maqbool; Ahmed, Suhaib; Bahar, Ali Newaz; Wahid, Khan A.; Otsuki, Akira; Singh, Pooran
Idioma: Inglés
Editor: MDPI
Año: 2023
Acceso abierto
Artículo científico
2023
Diseño de celda SRAM rentable en tecnología de Automata Celular de Puntos Cuánticos
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
SRAM
Memoria de acceso aleatorio estática
CMOS a escala nanométrica
Autómatas celulares de puntos cuánticos
QCA
Estructuras de memoria
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 38
Citaciones: Sin citaciones
SRAM o Memoria de Acceso Aleatorio Estático es la tecnología de memoria más vital. SRAM es rápida y robusta pero enfrenta desafíos de diseño en CMOS a nanoescala como alta fuga, consumo de energía y confiabilidad. El Autómata Celular de Puntos Cuánticos (QCA) es la tecnología alternativa que puede ser utilizada para abordar los desafíos de la SRAM convencional. En este trabajo, se ha propuesto una celda SRAM de una sola capa rentable en QCA. El diseño tiene 39 celdas con una latencia de 1.5 ciclos de reloj y logra una mejora general en el recuento de celdas, área, latencia y costo de QCA en comparación con los diseños reportados. Por lo tanto, puede ser utilizado para diseñar estructuras de memoria a nanoescala de mayor orden.
Descripción
SRAM o Memoria de Acceso Aleatorio Estático es la tecnología de memoria más vital. SRAM es rápida y robusta pero enfrenta desafíos de diseño en CMOS a nanoescala como alta fuga, consumo de energía y confiabilidad. El Autómata Celular de Puntos Cuánticos (QCA) es la tecnología alternativa que puede ser utilizada para abordar los desafíos de la SRAM convencional. En este trabajo, se ha propuesto una celda SRAM de una sola capa rentable en QCA. El diseño tiene 39 celdas con una latencia de 1.5 ciclos de reloj y logra una mejora general en el recuento de celdas, área, latencia y costo de QCA en comparación con los diseños reportados. Por lo tanto, puede ser utilizado para diseñar estructuras de memoria a nanoescala de mayor orden.