Con el crecimiento exponencial del Internet de las Cosas (IoT), garantizar una encriptación robusta de extremo a extremo es fundamental. Los aceleradores criptográficos actuales a menudo tienen dificultades para equilibrar la seguridad, la eficiencia del área y el consumo de energía, que son críticos para dispositivos compactos de IoT y sistemas en chips (SoCs). Este trabajo presenta un enfoque novedoso para diseñar cajas de sustitución (S-boxes) para el cifrado del Estándar de Encriptación Avanzada (AES), aprovechando estructuras duales de cuádruples bits para mejorar la seguridad criptográfica y la eficiencia del hardware. Al utilizar Formas Normales Algebraicas (ANFs) y Transformadas de Walsh-Hadamard, el circuito de Nivel de Transferencia de Registros (RTL) propuesto garantiza una no linealidad óptima, una baja uniformidad diferencial y biyectividad, lo que lo convierte en una solución robusta y eficiente para implementaciones ASIC. Implementado en tecnología CMOS de 65 nm, nuestro diseño se somete a un riguroso análisis estadístico para validar su fuerza de seguridad, seguido de una implementación de hardware y verificación funcional en un ZedBoard. Aprovechando las herramientas de EDA de Cadence, la implementación ASIC logra un área de circuito central de aproximadamente 199 m. El diseño incurre en un costo de hardware de aproximadamente 80 equivalentes de compuerta y presenta un retraso máximo de trayectoria de 0,38 ns. La disipación de potencia se mide en aproximadamente 28,622 W con un voltaje de suministro de 0,72 V. Según la implementación ASIC en el proceso de 65 nm de TSMC, el diseño propuesto logra la mejor eficiencia de área, aproximadamente un 66,46% mejor que los diseños de última generación.