Los paneles solares fotovoltaicos (PV) son la mejor solución para reducir las emisiones de gases de efecto invernadero por la combustión de combustibles fósiles, con una capacidad global que ahora supera los 714 GW debido a los rápidos avances tecnológicos en los paneles solares (SP). Sin embargo, la eficiencia y la vida útil de los SP siguen siendo limitadas debido a la ausencia de sistemas avanzados de detección de fallos, y son propensos a cortocircuitos (SC), circuitos abiertos (OC) y degradación de potencia. Por lo tanto, esta producción a gran escala requiere un diagnóstico de fallos fiable y en tiempo real para mantener el rendimiento de los paneles. Sin embargo, los métodos de diagnóstico tradicionales implementados utilizando MPPT, redes neuronales o sistemas basados en microcontroladores a menudo dependen de algoritmos computacionales complejos y no son rentables. Así, este documento propone un sistema de diagnóstico compuesto por seis bloques funcionales para abordar este problema. El sistema propuesto fue verificado inicialmente utilizando una placa FPGA Intel DE-10 Lite. Una vez confirmada su funcionalidad, se propuso un diseño ASIC para producción en masa, ofreciendo un costo de implementación significativamente más bajo y una complejidad de hardware reducida en comparación con métodos anteriores. Se desarrollaron diferentes diseños de circuitos para cada uno de los seis bloques. Todos los diseños se crearon utilizando el software Cadence y archivos de tecnología TSMC de 180 nm. Los componentes básicos utilizados en estos diseños incluyen transistores PMOS con una longitud de canal de 300 nm y un ancho de 2 um, transistores NMOS con una longitud de canal de 350 nm y un ancho de 2 um, así como resistencias y capacitores. Se utilizaron amplificadores diferenciales con una ganancia de 40 dB para la detección de voltaje y corriente del SP. El circuito generador de señales de activación del chip fue diseñado con una frecuencia ajustable y generó señales de 120 MHz y 100 MHz en este trabajo. El bloque de toma de decisiones, Circuito Controlador Lógico, se implementó de manera innovadora utilizando un número reducido de transistores. También se implementó un bloque de memoria personalizado con un interruptor de reinicio para almacenar el valor de fallo detectado en el SP. Finalmente, el ASIC propuesto se implementó para su fabricación, lo que resulta altamente rentable en producción en masa y no requiere etapas computacionales complejas.