Análisis y construcción de aceleradores de hardware para calcular la ruta más corta en tiempo real en la planificación de rutas de robots
Autores: Esteves, Linton Thiago Costa; Oliveira, Wagner Luiz Alvez de; Farias, Paulo César Machado de Abreu
Idioma: Inglés
Editor: MDPI
Año: 2024
Acceso abierto
Artículo científico
2024
Análisis y construcción de aceleradores de hardware para calcular la ruta más corta en tiempo real en la planificación de rutas de robots
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Camino más corto
Enfoque de optimización
Robot móvil
Procesamiento en tiempo real
Paralelismo
Matrices de obstáculos
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 54
Citaciones: Sin citaciones
Este estudio presenta un enfoque de optimización para calcular la ruta más corta en la planificación de rutas de robots móviles. La solución propuesta apunta a los requisitos de procesamiento en tiempo real al ofrecer una alternativa de alto rendimiento. Esto se logra al incrustar en el hardware dedicado una arquitectura que enfatiza el paralelismo. A través de mejoras en técnicas de exploración paralela, nuestra solución tiene como objetivo presentar no solo un aumento en el rendimiento, sino también una adaptación dinámica a los cambios en el grafo, acomodando inserciones o eliminaciones de bordes que ocurren aleatoriamente a medida que las condiciones ambientales fluctúan. Presentamos la arquitectura desarrollada junto con sus resultados. Nuestro método actualiza eficientemente las matrices de obstáculos, lo que resulta en una notable mejora de 120 veces para gráficos de 1024 nodos. Al utilizar un dispositivo rentable como el Cyclone IV E, logra aproximadamente 12 veces el rendimiento de las aplicaciones de software.
Descripción
Este estudio presenta un enfoque de optimización para calcular la ruta más corta en la planificación de rutas de robots móviles. La solución propuesta apunta a los requisitos de procesamiento en tiempo real al ofrecer una alternativa de alto rendimiento. Esto se logra al incrustar en el hardware dedicado una arquitectura que enfatiza el paralelismo. A través de mejoras en técnicas de exploración paralela, nuestra solución tiene como objetivo presentar no solo un aumento en el rendimiento, sino también una adaptación dinámica a los cambios en el grafo, acomodando inserciones o eliminaciones de bordes que ocurren aleatoriamente a medida que las condiciones ambientales fluctúan. Presentamos la arquitectura desarrollada junto con sus resultados. Nuestro método actualiza eficientemente las matrices de obstáculos, lo que resulta en una notable mejora de 120 veces para gráficos de 1024 nodos. Al utilizar un dispositivo rentable como el Cyclone IV E, logra aproximadamente 12 veces el rendimiento de las aplicaciones de software.