Un método jerárquico se utiliza a menudo para simplificar el diseño de lógica compleja. Sin embargo, cuando se utiliza el método jerárquico para implementar el control de protocolo, no hay un método de desacoplamiento adecuado para dividir el sofisticado control de protocolo en una serie de lógicas de control pequeñas. Por esta razón, este documento diseña e implementa el modelo DoubleDeck compuesto por una máquina de estados superior y un conjunto de máquinas de estados inferiores. El modelo divide la lógica de control de protocolo en lógica de conversión de estado de protocolo y lógica de procesamiento basada en la idea jerárquica. Simultáneamente, DoubleDeck también proporciona un mecanismo de mapeo de mazo inferior (BDM) para toda la lógica de procesamiento de control de protocolo. Basándose en el mecanismo BDM, los desarrolladores pueden implementar rápidamente el conjunto de máquinas de estados inferiores. A continuación, presentamos el diseño de hardware de DoubleDeck y prototipamos el protocolo de sincronización de tiempo en un conjunto de FPGA. Los resultados muestran que DoubleDeck puede utilizarse como modelo de diseño para guiar la implementación de lógica de control de protocolo compleja. En comparación con la máquina de estados finitos (FSM), DoubleDeck utiliza el mecanismo BDM para implementar tres protocolos y puede reducir la cantidad de código para los desarrolladores en un 30%.