Este documento presenta una arquitectura de decodificación de baja densidad de comprobación de paridad (LDPC) de doble modo que tiene una excelente capacidad de corrección de errores y un diseño de alta paralelismo para aplicaciones de quinta generación (5G) de nueva radio (NR). Adoptamos un diseño de alta paralelismo utilizando un calendario de decodificación en capas para cumplir con el requisito de alta velocidad de 5G NR sistemas. Aunque el aumento en paralelismo puede mejorar eficientemente la velocidad, la implementación de hardware necesaria para soportar alto paralelismo es una carga de hardware significativa. Para reducir eficientemente la carga de hardware, utilizamos una búsqueda de agrupación en lugar de un clasificador, que se utilizó en el buscador mínimo con pérdida de rendimiento de decodificación. Además, propusimos un esquema de compensación para mejorar la pérdida de rendimiento de decodificación al revisar el segundo mínimo probabilístico de una búsqueda de agrupación. La implementación posterior al diseño de la decodificación LDPC de doble modo propuesta se basa en la tecnología de óxido metálico complementario (CMOS) de 40 nm de la Compañía de Fabricación de Semiconductores de Taiwán (TSMC), utilizando un esquema de compensación de comparación de agrupación para sistemas de comunicación 5G con una frecuencia de trabajo de 294.1 MHz. La velocidad de decodificación lograda fue de al menos 10.86 Gb/s sin evaluar la terminación anticipada, y el consumo de energía de decodificación fue de 313.3 mW.