Se presenta un nuevo método de decodificación para códigos de comprobación de paridad de baja densidad (LDPC) para reducir el consumo de energía de los decodificadores LDPC para sistemas de almacenamiento basados en flash NAND. Dado que la condición del canal de memoria flash NAND es confiable durante la mayor parte de su vida útil, es ineficiente aplicar la decodificación de máximo esfuerzo con la matriz de comprobación de paridad completa (matriz H) desde el inicio de la vida útil. Dado que el consumo de energía y la latencia de decodificación son proporcionales al tamaño de la matriz H utilizada en la decodificación, el algoritmo propuesto inicia la decodificación con una matriz H parcial seleccionada considerando la condición del canal. Además, la decodificación parcial propuesta proporciona diversas capacidades de corrección de errores ajustando la matriz H parcial. Basado en el algoritmo propuesto de decodificación parcial, se implementa un decodificador prototipo en un proceso CMOS de 65 nm para decodificar un código LDPC de 4 KB. El decodificador propuesto reduce el consumo de energía en un 93% en comparación con la arquitectura de decodificación LDPC convencional en su máximo.