Este artículo presenta una idea, diseño y resultados de prueba de un nuevo convertidor de tiempo a digital (TDC) implementado en un dispositivo FPGA. Se logra una alta resolución de 13 ps y un rango de medición de 3.4 ns basado en una interpolación de tiempo de dos etapas (TI). En las dos etapas de la TI se ha utilizado la línea de retardo de Vernier y una línea de retardo de un solo toque, respectivamente. Esta solución proporciona parámetros metrologicos respetables sin la necesidad de utilizar una señal de reloj, y ahorra significativamente los recursos lógicos de un circuito integrado (IC). El método propuesto, generalmente basado en dos variantes diferentes de la línea de retardo discreta, es fácil de diseñar e implementar en ICs digitales. Para la verificación experimental, el TDC se implementó en un único dispositivo programable de la familia Virtex-7 (Xilinx).