Convertidor analógico-digital SAR de conformación de ruido en pipeline de segundo orden que utiliza una estructura de retroalimentación de error
Autores: Baek, Jihyun; Lee, Juyong; Kim, Jintae; Chae, Hyungil
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Convertidor analógico-digital SAR de conformación de ruido en pipeline de segundo orden que utiliza una estructura de retroalimentación de error
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Diseño propuesto
NTF de segundo orden
Optimización de cero
Filtro FIR de condensador conmutado pasivo
Consumo de energía
Eficiencia energética
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 28
Citaciones: Sin citaciones
Este documento presenta un ADC SAR de conformación de ruido en cascada (PLNS-SAR) para alto SNDR, ancho de banda amplio y baja consumo de energía. El diseño propuesto logra una NTF de segundo orden afilada de una estructura de retroalimentación de error, sin un comparador de múltiples entradas y un amplificador de residuos adicional. Además, el SNDR se mejora a través de la optimización de ceros. Además, la velocidad se mejora a través de lógica de predicción y el uso alternativo del filtro FIR de capacitor conmutado pasivo. Esto logra consecuentemente la eficiencia energética alta del ADC. El SNDR simulado es de 79.97 dB; logra un BW de 12.5 MHz a una velocidad de muestreo de 175 MHz, con OSR de 7. El consumo total de energía del ADC es de 4.27 mW a un suministro de 1.1 V. El es de 174.6 dB. La estructura propuesta logra una alta resolución y un ancho de banda amplio con buena eficiencia energética.
Descripción
Este documento presenta un ADC SAR de conformación de ruido en cascada (PLNS-SAR) para alto SNDR, ancho de banda amplio y baja consumo de energía. El diseño propuesto logra una NTF de segundo orden afilada de una estructura de retroalimentación de error, sin un comparador de múltiples entradas y un amplificador de residuos adicional. Además, el SNDR se mejora a través de la optimización de ceros. Además, la velocidad se mejora a través de lógica de predicción y el uso alternativo del filtro FIR de capacitor conmutado pasivo. Esto logra consecuentemente la eficiencia energética alta del ADC. El SNDR simulado es de 79.97 dB; logra un BW de 12.5 MHz a una velocidad de muestreo de 175 MHz, con OSR de 7. El consumo total de energía del ADC es de 4.27 mW a un suministro de 1.1 V. El es de 174.6 dB. La estructura propuesta logra una alta resolución y un ancho de banda amplio con buena eficiencia energética.