Este documento propone un convertidor analógico-digital (ADC) de aproximación sucesiva (SAR) de doble canal de 10 bits y 400 MS/s entrelazado en el tiempo, inmune a la disparidad de desplazamiento entre canales. Se propone una nueva estructura de multiplexación de comparadores en nuestro diseño para mitigar la disparidad de desplazamiento de los comparadores entre canales y mejorar el rendimiento dinámico del ADC. En comparación con el ADC SAR TI tradicional que utiliza la técnica de calibración de desplazamiento, se minimizan los gastos generales de hardware y consumo de energía en nuestro diseño. Además, se aplicó un DAC digital de capacitancia dividida (CDAC) y un comparador dinámico de doble cola utilizando la técnica de desacoplamiento de reloj para eliminar el desplazamiento del voltaje de modo común del comparador, asegurando la precisión de conversión y aumentando la velocidad. Se diseñó un ADC SAR TI de doble canal de 10 bits y 400 MS/s con multiplexación de comparadores en 40 nm CMOS y se comparó con el convencional. El ENOB y SFDR simulados del ADC con 6 disparidades de desplazamiento mejoraron de 5.0 bits y 32.2 dB a 9.7 bits y 77.2 dB, respectivamente, confirmando los méritos del diseño propuesto en comparación con los trabajos actuales de vanguardia.