Este artículo describe un ADC SAR basado en CDAC dividido asíncrono con PGA de entrada integrado y un RV-Buffer. La estructura CDAC dividida no solo reduce el área del ADC, sino que también alivia la presión de conducción del PGA de entrada y el RV-Buffer. El uso del PGA de entrada en lugar del búfer de entrada tradicional como circuito de conducción del ADC aumenta el rango dinámico de entrada del ADC. El RV-Buffer propuesto en el chip puede proporcionar 1,1 V de voltaje positivo y 0,1 V de voltaje negativo, evitando las interferencias causadas por la referencia fuera del chip. Este prototipo se implementa en un proceso CMOS de 65 nm y ocupa un área activa de 0,088 mm. El PGA de entrada puede proporcionar una ganancia programable de 0-18 dB con un paso de 3 dB. Los resultados de las mediciones muestran que a medida que cambia la ganancia proporcionada, el SNR del ADC es el mejor, alcanzando 50,9 dB, y el SFDR es el mejor, alcanzando 62,35 dB a 50 MS/s.