Este documento presenta un convertidor analógico-digital (ADC) de aproximación sucesiva asincrónico de 10 bits y 8 MS/s de bajo consumo de energía eficiente. Se propone una técnica de recuperación de carga de modo común invertido para reducir la energía de conmutación y mejorar la linealidad del convertidor digital-analógico (DAC). La técnica de conmutación propuesta consume solo 149 CV de energía de conmutación para el caso de 10 bits. Se implementa un comparador de trinquete dinámico de riel a riel con control de potencia adaptativo para una mejor eficiencia energética. Además, para optimizar el consumo de energía y el rendimiento de la parte lógica, se adopta una lógica de control SAR de tipo asíncrono modificada con celdas de retardo digitalmente controlables. También se diseña un generador de voltaje de referencia en el chip con un núcleo ADC para uso práctico. La estructura se realiza utilizando tecnología de proceso de metal-óxido-semiconductor complementario (CMOS) de 55 nm. La arquitectura propuesta logra un número efectivo de bits (ENOB) de 9.56 bits y un nivel de relación señal-ruido y distorsión (SNDR) de 59.3 dB con una velocidad de muestreo de 8 MS/s a nivel de medición. Toda la arquitectura consume solo 572 uW de potencia cuando se aplica un suministro de energía de 1 V.