Este documento presenta un convertidor analógico-digital (ADC) de 4 bits y 36 GS/s que emplea ocho sub-ADC flash entrelazados en el tiempo en un proceso CMOS de 40 nm. Un circuito de emparejamiento de banda ancha en el frente basado en un inductor de pico está diseñado para aumentar el ancho de banda de entrada analógica a 18 GHz. Se propone una calibración de offset novedosa que puede lograr una detección rápida y una corrección precisa sin afectar la velocidad del comparador, garantizando la operación de alta velocidad del ADC. Se implementa un circuito de distribución de reloj basado en CMOS y lógica de modo de corriente (CML) en el ADC propuesto, que no solo mantiene la velocidad y calidad del reloj de alta velocidad, sino que también reduce el consumo total de energía. Se integra una calibración de desajuste de tiempo en el chip para lograr una detección rápida de desajuste de tiempo de la señal de entrada que está limitada en banda a la frecuencia de Nyquist para todo el sistema ADC. Los resultados experimentales muestran que la linealidad diferencial (DNL) e integral (INL) son de -0.28/+0.22 bits menos significativos (LSB) y -0.19/+0.16 LSB, respectivamente. La relación señal-ruido y distorsión (SNDR) es superior a 22.5 dB y el rango dinámico libre de espurias (SFDR) es mejor que 35 dB a 1.2 GHz. Se puede lograr un SFDR superior a 24.5 dB y un SNDR superior a 18.6 dB en toda la frecuencia de Nyquist. Con un tamaño de matriz de 2.96 mm * 1.8 mm, el ADC consume 780 mW de una fuente de alimentación de 0.9/1.2/1.8 V.