Este documento propone un ADC SAR de 12 bits capaz de calibrar un capacitor dividido utilizando una técnica de búsqueda binaria para aplicaciones de procesamiento de bioseñales. El ADC SAR propuesto emplea un circuito lógico de calibración para calibrar un capacitor dividido vulnerable a variaciones y desajustes del proceso. El proceso de calibración en primer plano propuesto implica cuatro iteraciones a través del algoritmo de búsqueda binaria. De esta manera, la velocidad de calibración puede aumentarse hasta 3.75 veces en comparación con la calibración de búsqueda lineal. El ADC SAR propuesto se implementó con un proceso CMOS de 28 nm 1-polímero 8-metal. El diseño efectivo, excluyendo las almohadillas de unión, ocupaba 939 x 450 um. Los resultados de medición mostraron un consumo de energía de 30.7 uW (energía analógica: 16.1 uW y energía digital: 14.6 uW), INL/DNL de -1.8/1.7 LSB y -0.7/0.7 LSB respectivamente, ENoB de 10.3 bits y un FoM de 53.7 fJ/paso.