Este documento presenta un convertidor analógico-digital (ADC) de registro de aproximación sucesiva (SAR) asíncrono de 10 bits y 100 MS/s sin calibración para aplicaciones en sistemas de control industrial (ICS). Varios técnicas son adoptadas en el procedimiento de conmutación propuesto para lograr una mejor linealidad, eficiencia energética y de área. Se utiliza una técnica de un solo lado fijo para reducir el número de capacitores; un arreglo de capacitores dividido en paralelo en combinación con una técnica parcialmente codificada en termómetro puede minimizar la energía de conmutación, mejorar la velocidad y disminuir la no linealidad diferencial (DNL). Además, se propone un esquema compacto de protección de temporización para garantizar la estabilidad del ADC SAR asíncrono. El ADC propuesto se fabrica en un proceso CMOS de 28 nm con un área activa de 0.026 mm. A 100 MS/s, el ADC logra una relación señal-ruido y distorsión (SNDR) de 51.54 dB y un rango dinámico libre de espurias (SFDR) de 55.12 dB con la entrada de Nyquist. El DNL medido y la no linealidad integral (INL) sin calibración son +0.37/-0.44 y +0.48/-0.63 LSB, respectivamente. El consumo de energía es de 1.1 mW con un voltaje de suministro de 0.9 V, lo que lleva a una figura de mérito (FoM) de 35.6 fJ/paso de conversión.