Un convertidor analógico-digital híbrido pipelined/SAR de 12 bits y 1 GS/s en tecnología CMOS de 40 nm
Autores: Li, Jianwen; Guo, Xuan; Luan, Jian; Wu, Danyu; Zhou, Lei; Wu, Nanxun; Huang, Yinkun; Jia, Hanbo; Zheng, Xuqiang; Wu, Jin; Liu, Xinyu
Idioma: Inglés
Editor: MDPI
Año: 2020
Acceso abierto
Artículo científico
2020
Un convertidor analógico-digital híbrido pipelined/SAR de 12 bits y 1 GS/s en tecnología CMOS de 40 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Adc
Cuantificador sar
Ti-sar
Tecnología cmos
Snr
Sfdr
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 26
Citaciones: Sin citaciones
Se presenta en este documento un convertidor analógico-digital (ADC) híbrido pipelined/successive-approximation-register (pipelined/SAR) de 12 bits y 1 GS/s, donde los cinco bits más significativos son resueltos por dos convertidores digital-analógico multiplicadores de 2.5 bits en cascada, y los ocho bits menos significativos son determinados por un cuantizador TI-SAR de dos canales entrelazados en el tiempo.
Descripción
Se presenta en este documento un convertidor analógico-digital (ADC) híbrido pipelined/successive-approximation-register (pipelined/SAR) de 12 bits y 1 GS/s, donde los cinco bits más significativos son resueltos por dos convertidores digital-analógico multiplicadores de 2.5 bits en cascada, y los ocho bits menos significativos son determinados por un cuantizador TI-SAR de dos canales entrelazados en el tiempo.