El aumento de la densidad de RRAM es esencial no solo para ganar cuota de mercado en el sector de memoria emergente altamente competitivo, sino también para habilitar sistemas futuros de alta capacidad y eficiencia energética inspirados en el cerebro, más allá de las capacidades del hardware actual. En este documento, se propone un esquema de diseño novedoso para realizar una operación confiable y uniforme de celdas de memoria de varios niveles (MLC) RRAM sin necesidad de ninguna verificación de lectura. Se demuestra por primera vez la capacidad de celdas de memoria de cuatro niveles (QLC) de RRAM. QLC se implementa en base a un estricto control de la corriente de programación de la celda de celdas RRAM basadas en HfO de 1T-1R. Desde un punto de vista de diseño, se propone un circuito de terminación de escritura autoadaptativo para controlar la operación de RESET y proporcionar una sintonización precisa del valor de resistencia analógica de cada celda de una matriz de memoria. Los diferentes niveles de resistencia se obtienen variando la corriente de cumplimiento en la dirección de RESET. El impacto de la variabilidad en los márgenes de resistencia se simula y analiza cuantitativamente a nivel de circuito para garantizar la robustez del esquema MLC propuesto. El margen de resistencia mínimo reportado entre dos estados consecutivos es de 2.1 kOhm junto con un consumo de energía promedio y latencia de 25 pJ/celda y 1.65 s, respectivamente.