La inteligencia artificial ha hecho que las demandas de eficiencia informática de las personas sean cada vez más altas. El método tradicional de simulación de circuitos de hardware para la computación de la morfología neuronal tiene problemas de rendimiento inestable y consumo excesivo de energía. Esta investigación utilizará celdas de memoria flash no volátiles que son fáciles de leer y escribir para construir una estructura de red neuronal convolucional con el fin de mejorar el rendimiento de la computación morfológica neuronal. En el experimento, se utilizaron transistores de compuerta flotante para simular sinapsis de redes neuronales y diseñar circuitos de matriz cruzada central. Se diseñó un sustractor de voltaje, un seguidor de voltaje y una función de activación ReLU basada en un amplificador diferencial. En este experimento se introdujo un conjunto de datos Iris para realizar experimentos de simulación en el circuito de investigación. El circuito IMC diseñado para este experimento tiene un alto rendimiento, con una tasa de precisión del 96.2% y una tasa de recuperación del 60.2%. El consumo de energía total del circuito de hardware es bajo, y el consumo de energía actual del circuito de sustracción y del circuito ReLU no supera los 100 uA, mientras que el consumo de energía del circuito de retroalimentación negativa es de aproximadamente 440 mA. La precisión de los circuitos analógicos bajo la arquitectura IMC es superior al 93%, el consumo de energía es de aproximadamente 360 nJ y la tasa de reconocimiento es de alrededor de 12 s. En comparación con la arquitectura clásica de von Neumann, se reduce la tasa de reconocimiento del circuito y el consumo de energía, cumpliendo con los requisitos de precisión.