Este estudio presenta una arquitectura de computación en memoria (IMC) basada en SRAM de dominio de carga. La operación de multiplicación y acumulación (MAC) en la estructura de IMC se divide en métodos de dominio de corriente y dominio de carga. El IMC de dominio de corriente tiene un alto consumo de energía y una baja linealidad. El IMC de dominio de carga tiene una variabilidad reducida en comparación con los IMC de dominio de corriente, logrando una mayor linealidad y permitiendo un funcionamiento energéticamente eficiente con menos rutas de corriente dinámica. La estructura de IMC propuesta utiliza una celda de bits 9T1C considerando el equilibrio entre el área de la celda de bits y la caída de voltaje de umbral por un transistor de acceso NMOS. Proponemos un mecanismo de suma energéticamente eficiente para filas de pesos de 4 bits para realizar operaciones MAC energéticamente eficientes. El valor MAC generado se devuelve finalmente como un valor digital a través de un convertidor analógico a digital (ADC), cuyo rendimiento es uno de los componentes críticos en el sistema general. El ADC propuesto de aproximación sucesiva flash (SAR) está diseñado combinando las ventajas de ADC flash y ADC SAR y produce valores digitales aproximadamente a la mitad del ciclo del ADC SAR. El IMC de dominio de carga propuesto está diseñado y simulado en un proceso CMOS de 65 nm. Logra un rendimiento de 102.4 GOPS y una eficiencia energética de 33.6 TOPS/W con un tamaño de matriz de 1 Kb.