Los códigos Reed-Solomon (RS) son una de las soluciones más utilizadas para la lógica de corrección de errores en comunicaciones de datos. Los decodificadores RS están compuestos por varios bloques: entre ellos, se han realizado muchos esfuerzos para optimizar el módulo de evaluación de la magnitud del error. Este artículo tiene como objetivo evaluar el rendimiento de un algoritmo innovador presentado en la literatura por Lu y otros bajo diferentes configuraciones de sistemas y plataformas de hardware. Varias configuraciones del mensaje codificado, elegidas entre las típicamente utilizadas en diferentes aplicaciones, se han diseñado para ser ejecutadas en un dispositivo FPGA (matriz de compuertas programable en campo) y una MCU (unidad de microcontrolador). El rendimiento ha sido evaluado en términos de uso de recursos y retraso de salida para el FPGA, y en términos de tiempo de ejecución de código para la MCU. Como referencia en el análisis, se utiliza el método bien establecido de Forney: se ha implementado en las mismas configuraciones y en las mismas plataformas de hardware para una comparación adecuada. Los resultados muestran que los hallazgos teóricos se confirman completamente solo en la implementación de la MCU, mientras que en el FPGA, la elección de un método respecto al otro depende de la característica de optimización (es decir, tiempo o área) que se haya decidido como preferencia en la aplicación específica.