La optimización de la tecnología ha llevado a un aumento en la densidad y capacidad de las cachés en el chip. Esto ha permitido un mayor rendimiento al posibilitar más transferencias de memoria de baja latencia. Con la reducción en el tamaño de las SRAM y el desarrollo de tecnologías emergentes, por ejemplo, STT-MRAM, para las memorias caché en el chip, la fiabilidad de dichas memorias se convierte en una preocupación importante. Los códigos de corrección de errores tradicionales, como los códigos de Hamming y los códigos ortogonales de cuadrados latinos, sufren o bien de una alta latencia de decodificación, lo que conlleva a un menor rendimiento general, o de una alta sobrecarga de memoria. En este documento, se presenta un nuevo código de corrección de errores único basado en una lógica de votación mayoritaria compartida. Los códigos propuestos sacrifican la latencia de decodificación para mejorar la sobrecarga de memoria impuesta por los códigos ortogonales de cuadrados latinos. También se propone una técnica de optimización de latencia que reduce la latencia de decodificación al incurrir en una ligera sobrecarga de memoria. Se demuestra que los códigos propuestos logran una mejor redundancia en comparación con los códigos ortogonales de cuadrados latinos. Además, se muestra que los códigos propuestos logran una menor latencia de decodificación en comparación con los códigos de Hamming. Por lo tanto, los códigos propuestos alcanzan un equilibrio entre la sobrecarga de memoria y la latencia de decodificación, lo que los hace altamente adecuados para las memorias caché en el chip que tienen restricciones estrictas de rendimiento y sobrecarga de memoria.