La operación de voltaje cercano al umbral (NTV) tiene el potencial de mejorar la eficiencia energética de los circuitos integrados digitales. Sin embargo, el uso de una banda de protección de tiempo conservadora para evitar errores de temporización introduce márgenes de tiempo excesivos, lo que provoca una mayor disipación de energía en la región de NTV. Un diseño tolerante a errores basado en la detección de errores de temporización y circuitos de corrección se ha mostrado como una solución prometedora para mitigar estos problemas. Este artículo presenta un diseño de flip-flop tolerante a errores de temporización (ETFF) ligero. Este diseño detecta errores de temporización utilizando un detector de señal de transición de nodo con solo nueve transistores y corrige estos errores durante el mismo ciclo de reloj. Además, se explora el dimensionamiento de transistores para optimizar el equilibrio entre rendimiento y sobrecarga de área. Los ETFF propuestos se insertan en un circuito monitoreado reemplazando los flip-flops originales en puntos monitoreados de temporización. Para reducir aún más la sobrecarga, desarrollamos un método consciente del tiempo medio hasta la falla para seleccionar los puntos monitoreados considerando simultáneamente la cobertura de la ruta crítica y las tasas de activación de los flip-flops. Los resultados de la simulación muestran que un acelerador de CNN utilizando el diseño propuesto tolerante a errores de temporización implementado en el proceso CMOS 40 nm de SMIC puede funcionar de manera robusta a 1.1-0.3 V con solo un 3.5% de sobrecarga de área. Además, este diseño reduce la sobrecarga de área en un 54.68% y mejora la eficiencia energética en un 53.69% a 0.6 V, en comparación con el diseño de flip-flop Razor. La ventaja del diseño propuesto radica en que requiere sobrecargas de circuito más pequeñas y puede funcionar de manera confiable en un rango más amplio de voltajes de suministro.