Se implementa un circuito integrado de lectura de dominio de carga de baja complejidad de hardware mejorada por ganancia. Al adoptar una técnica de redistribución de carga muestreada, se logra una baja complejidad de hardware, lo que a su vez ahorra un 10% del área del dado y proporciona un aumento de ganancia del 33% en comparación con la topología convencional. En particular, un filtro de tiempo discreto de dominio de carga con reconfigurabilidad inherente es un bloque de construcción clave, que también puede actuar como un filtro antialiasing antes del convertidor analógico a digital. Los resultados de la medición muestran un buen acuerdo con la respuesta de frecuencia prevista. El filtro propuesto se implementa utilizando un proceso CMOS de 0.11 um y ocupa 0.15 mm.