La demanda de amplificadores operacionales de alto rendimiento ha aumentado continuamente. Los diseñadores de IC utilizan la técnica de bomba de carga como una solución avanzada para implementar la etapa de entrada de riel a riel del amplificador, pero la necesidad de un gran capacitor de carga es una seria desventaja. Para reducir el valor de este componente pasivo, se deben implementar circuitos de reloj de alta frecuencia con un ciclo de trabajo del 50%. Este artículo se centra en diseñar un circuito de este tipo que esté además compensado con temperatura y suministro de energía, manteniendo estas actuaciones incluso cuando ocurran variaciones en el proceso, partiendo de un oscilador de anillo como núcleo de la arquitectura. Se logró una frecuencia central de 50 MHz antes del diseño final a 25 grados Celsius con un error de temperatura del 1.6%. También se realizaron simulaciones posteriores al diseño para tener en cuenta los efectos parásitos, alcanzando una frecuencia central de 48.9 MHz. Se discutieron y establecieron métodos distintos que controlan la variación de la frecuencia. Se concluyó la comparación de rendimiento del PLL diseñado con circuitos de reloj previamente reportados en el proceso CMOS, logrando resultados superiores en consumo de energía, área de matriz y rango de temperatura.