En los chips de memoria calculadora en memoria (CIM) de compuerta flotante, debido a la capacitancia equivalente de la compuerta de la matriz a gran escala y la capacitancia parásita del cable de transmisión a larga distancia, es difícil equilibrar la velocidad de conmutación y el área del circuito del controlador de la línea de palabra (WLDC). La diferencia entre los múltiples dominios de voltaje requeridos para los dispositivos CIM de compuerta flotante también ha superado ampliamente el rango de voltaje soportado de un solo transistor en el WLDC. Este documento propone un nuevo WLDC basado en el principio de funcionamiento de la matriz CIM. Se adopta un método de control de voltaje de preprocesamiento de múltiples niveles para llevar a cabo una transmisión jerárquica opcional de múltiples voltajes altos, reduciendo significativamente la demora de propagación. El WLDC propuesto se basa en la estructura del espejo de corriente de Wilson, lo que reduce sustancialmente el área de diseño físico. Los resultados de la simulación muestran que el circuito puede convertir una señal de entrada de dominio de voltaje bajo de 1,2 V con una frecuencia de 10 MHz en un voltaje de salida de dominio de voltaje alto, y el rango de voltaje de salida de un solo WLDC puede alcanzar desde -10 V hasta 10 V. Con una carga capacitiva de hasta 5 pF, la demora de transmisión es menor a 10 ns. El área de diseño es de 594.88 um, lo cual es adecuado para una matriz CIM a gran escala.