Este documento presenta un diseño de circuito de conducción sináptica para el procesamiento en memoria (PIM) con hardware de transistor de película delgada (TFT) incrustado flash (eFlash) para una red neuronal (NN) de peso binario/ternario. Se ha propuesto una célula sináptica basada en eFlash capaz de programar valores de peso negativos para almacenar valores de peso binario/ternario (es decir, +/-1, 0) y circuitos de conducción sináptica para las operaciones de borrado, programación y lectura de matrices sinápticas. Los circuitos de conducción sináptica propuestos mejoran la precisión del cálculo de la operación PIM al programar con precisión la corriente de detección de la célula sináptica eFlash al valor objetivo (50 nA +/- 0.5 nA) utilizando un tren de pulsos. Además, durante la operación PIM, el circuito de conversión de modulación de ancho de pulso (PWM) convierte datos de entrada de 8 bits en un pulso PWM continuo para minimizar la no linealidad en el paso de integración de corriente sináptica del circuito neuronal. El chip prototipo, que incluye el circuito de conducción sináptica propuesto, el circuito de conversión PWM, el circuito neuronal y los bloques digitales, está diseñado y dispuesto como acelerador para NN ponderada binaria/ternaria con un tamaño de 324 x 80 x 10 utilizando un proceso CMOS de 0.35 m. La tecnología de unión híbrida utilizando unión por saliente y unión por cable se utiliza para empaquetar el chip CMOS diseñado y las matrices de sinapsis basadas en eFlash TFT en un solo paquete de chip.