La estimación de la Dirección de Llegada (DoA) es esencial para el beamforming adaptativo ampliamente utilizado en muchos sistemas de radar y comunicación inalámbrica. Aunque se han investigado muchos algoritmos de estimación, la mayoría de ellos se centran en el aspecto de mejora del rendimiento pero pasan por alto la complejidad computacional o los problemas de implementación de hardware. En este documento, se presenta un algoritmo de estimación de DoA de baja complejidad pero efectivo y el diseño de un acelerador de hardware correspondiente. El algoritmo propuesto presenta una combinación de proyección de subespacio de señal y técnicas de búsqueda paralela, es decir, aplicando primero la proyección de señal antes de realizar la búsqueda de un libro de códigos. Esta medida ayuda a minimizar la interferencia del subespacio de ruido y hace que el proceso de búsqueda sea libre de cálculos de ortogonalización adicionales. La complejidad computacional puede reducirse significativamente. Además, las estimaciones de todas las fuentes de señal se pueden realizar en paralelo sin tener que pasar por un proceso de actualización sucesiva. Para facilitar una implementación eficiente de hardware, el esquema de cálculo del algoritmo de estimación también está optimizado. La parte más crítica del algoritmo, es decir, el cálculo de la matriz de proyección, se simplifica en gran medida y se realiza de manera ordenada utilizando la descomposición QR. Además, el esquema propuesto admite coincidencias paralelas de todas las fuentes de señal de un libro de códigos de beamforming para mejorar el rendimiento de procesamiento. El análisis de complejidad del algoritmo muestra que el esquema propuesto supera significativamente a otros algoritmos de estimación conocidos bajo diversas configuraciones del sistema. Los resultados de la simulación de rendimiento revelan además que, sujetos a un libro de códigos de beamforming con una resolución angular de 5 grados, el error cuadrático medio (RMS) de las estimaciones de ángulo es solo de 0.76 grados cuando la Relación Señal-Ruido (SNR) = 20 dB. La precisión de la estimación supera a otros enfoques basados en búsqueda de coincidencias y es cercana a la del esquema clásico de Estimación de Parámetros de Señal a través de Técnicas de Invarianza Rotacional (ESPRIT) pero requiere solo una quinta parte de su complejidad computacional. Al desarrollar el diseño del acelerador de hardware, se emplean procesadores CORDIC de rotación de coordenadas en pipeline que consisten en sumadores y desplazadores simples para implementar las operaciones trigonométricas básicas necesarias en la descomposición QR. Se desarrolla una arquitectura de matriz sistólica como núcleo computacional para la descomposición QR. Otros módulos de cálculo también se realizan utilizando diversas matrices sistólicas lineales y se encadenan de manera transparente para maximizar el rendimiento computacional. Se eligió una tecnología de implementación de la Compañía de Fabricación de Semiconductores de Taiwán (TSMC) de 40 nm CMOS. El recuento de compuertas del diseño del chip es de 454.4k, con un tamaño de núcleo de 0.76, y puede operar hasta 333 MHz. Esto sugiere que una estimación de DoA, con hasta tres fuentes de señal, se puede realizar cada 2.38 s.