Debido a la amplificación de residuos no ideal, la resolución limitada de los convertidores analógico-digitales (ADC) en cascada se ha convertido en un tema de investigación popular para los diseñadores de ADC. Los amplificadores de alta ganancia y alta velocidad suelen consumir demasiada energía para un ADC decente. Por lo tanto, este documento propone una estrategia de calibración en primer plano rápida y rentable para los ADC en cascada cíclica. La estrategia de calibración compensa el error de ganancia debido a la amplificación residual entre etapas, lo que alivia el requisito de ganancia de CC para los amplificadores internos. A diferencia de otras calibraciones digitales, el esquema propuesto se implementa con una estructura en cascada cíclica, y solo un parámetro necesita ser calibrado, cuyo valor puede calcularse fácilmente mediante el algoritmo de iteración de punto fijo. El esquema de calibración propuesto se implementa en un ADC en cascada cíclica de 16 bits y 2 MS/s eficiente en área, fabricado en tecnología CMOS de 180 nm. El ADC está diseñado y realizado ciclando un sub-ADC de 6 bits cuatro veces con una redundancia de 1 bit cada vez. El algoritmo de calibración logra recuperar los datos muestreados a un rango dinámico libre de espurias (SFDR) de 93.85 dB incluso con un amplificador de ganancia de CC de 57.8 dB. El consumo total de energía del ADC es de 17.92 mW y ocupa un área activa de 1.8 mm.