Un novedoso método de calibración de temporización de ADC entrelazado en el tiempo MM-CDR combinado con autocorrelación en tecnología CMOS de 28 nm
Autores: Gu, Youzhi; Feng, Xinjie; Chi, Runze; Wu, Jiangfeng; Chen, Yongzhen
Idioma: Inglés
Editor: MDPI
Año: 2022
Acceso abierto
Artículo científico
2022
Un novedoso método de calibración de temporización de ADC entrelazado en el tiempo MM-CDR combinado con autocorrelación en tecnología CMOS de 28 nm
Categoría
Ingeniería y Tecnología
Subcategoría
Ingeniería Eléctrica y Electrónica
Palabras clave
Tasa de transmisión de datos
Receptor de línea con base en ADC
ADC entrelazado en el tiempo
Desajuste de temporización
Método de calibración
Principio de autocorrelación
Licencia
CC BY-SA – Atribución – Compartir Igual
Consultas: 30
Citaciones: Sin citaciones
Con la gran mejora en los requisitos de velocidad de transmisión de datos, el receptor de línea con base en convertidor analógico a digital (ADC) ha recibido más atención debido a su capacidad de ecualización flexible y potente. El ADC entrelazado en el tiempo (TI-ADC) es la arquitectura más comúnmente utilizada en receptores de alta velocidad basados en ADC. Uno de los principales desafíos en el TI-ADC es la falta de sincronización entre los sub-ADC paralelos. Los circuitos tradicionales de detección y calibración de desfase consumen una cantidad considerable de potencia y área del sistema receptor. En este artículo, proponemos un nuevo método de calibración que utiliza el principio de autocorrelación combinado con un circuito de recuperación de reloj y datos de Mueller-Müller (MM-CDR) existente. Este nuevo método reutiliza la información de dirección de error existente del MM-CDR en el receptor de línea con base en ADC y combina el principio de autocorrelación para obtener la información de falta de sincronización en el TI-ADC sin agregar un circuito adicional de extracción de desviación de desfase, lo que reduce considerablemente el área y el consumo de potencia. Para demostrar la efectividad y superioridad de nuestro método de calibración de desfase, diseñamos un circuito completo de receptor de línea con base en ADC utilizando la tecnología CMOS de 28 nm. Los resultados de simulación muestran que nuestro método de calibración propuesto podría obtener una sensibilidad de 0.193 por 1% de desfase, lo que fue superior a los métodos de calibración tradicionales. Para verificar la velocidad y precisión de la convergencia de nuestro método de calibración, los desfases iniciales se establecieron en +0.4 ps, +0.2 ps, -0.59 ps y 0 ps para nuestro TI-ADC 4 x 8; el rango dinámico libre de espurias (SFDR) y la relación señal-ruido y distorsión (SNDR) del ADC aumentaron de 37.24 dB y 31.28 dB a 48.07 dB y 34.56 dB, respectivamente, después de la calibración de tiempo con un paso de 50 fs. Para comparar el área y el consumo de potencia requeridos por diferentes métodos de calibración de desfase, sintetizamos las expresiones de varios métodos utilizando la tecnología CMOS de 28 nm, y el área y el consumo de potencia de nuestro bucle de calibración de desfase propuesto fueron de 695 m y 0.126 mW, respectivamente, lo que fue el más pequeño entre estos métodos.
Descripción
Con la gran mejora en los requisitos de velocidad de transmisión de datos, el receptor de línea con base en convertidor analógico a digital (ADC) ha recibido más atención debido a su capacidad de ecualización flexible y potente. El ADC entrelazado en el tiempo (TI-ADC) es la arquitectura más comúnmente utilizada en receptores de alta velocidad basados en ADC. Uno de los principales desafíos en el TI-ADC es la falta de sincronización entre los sub-ADC paralelos. Los circuitos tradicionales de detección y calibración de desfase consumen una cantidad considerable de potencia y área del sistema receptor. En este artículo, proponemos un nuevo método de calibración que utiliza el principio de autocorrelación combinado con un circuito de recuperación de reloj y datos de Mueller-Müller (MM-CDR) existente. Este nuevo método reutiliza la información de dirección de error existente del MM-CDR en el receptor de línea con base en ADC y combina el principio de autocorrelación para obtener la información de falta de sincronización en el TI-ADC sin agregar un circuito adicional de extracción de desviación de desfase, lo que reduce considerablemente el área y el consumo de potencia. Para demostrar la efectividad y superioridad de nuestro método de calibración de desfase, diseñamos un circuito completo de receptor de línea con base en ADC utilizando la tecnología CMOS de 28 nm. Los resultados de simulación muestran que nuestro método de calibración propuesto podría obtener una sensibilidad de 0.193 por 1% de desfase, lo que fue superior a los métodos de calibración tradicionales. Para verificar la velocidad y precisión de la convergencia de nuestro método de calibración, los desfases iniciales se establecieron en +0.4 ps, +0.2 ps, -0.59 ps y 0 ps para nuestro TI-ADC 4 x 8; el rango dinámico libre de espurias (SFDR) y la relación señal-ruido y distorsión (SNDR) del ADC aumentaron de 37.24 dB y 31.28 dB a 48.07 dB y 34.56 dB, respectivamente, después de la calibración de tiempo con un paso de 50 fs. Para comparar el área y el consumo de potencia requeridos por diferentes métodos de calibración de desfase, sintetizamos las expresiones de varios métodos utilizando la tecnología CMOS de 28 nm, y el área y el consumo de potencia de nuestro bucle de calibración de desfase propuesto fueron de 695 m y 0.126 mW, respectivamente, lo que fue el más pequeño entre estos métodos.