El rápido desarrollo de la arquitectura de conjunto de instrucciones (ISA) RISC-V ha captado una atención significativa en el ámbito de las aplicaciones de redes neuronales profundas. Mientras que los métodos de búsqueda de arquitectura neuronal conscientes del hardware (NAS) para ARM, X86 y GPUs han sido ampliamente explorados, la investigación específicamente dirigida a RISC-V sigue siendo limitada. Ante esto, proponemos un método de búsqueda de NAS con restricción de latencia (LC-NAS) diseñado específicamente para RISC-V. Este método permite búsquedas eficientes de redes sin la necesidad de entrenamiento de la red. Concretamente, en el marco de NAS sin entrenamiento, introducimos un módulo de evaluación de latencia de RISC-V que incluye dos implementaciones: una tabla de búsqueda y un predictor de latencia basado en una red neuronal profunda. Para obtener datos reales de latencia, hemos diseñado un pipeline de recolección de datos especializado para dispositivos RISC-V, que permite mediciones precisas de latencia de hardware de extremo a extremo. Validamos la efectividad de nuestro método en el espacio de búsqueda NAS-Bench-201. Los resultados experimentales demuestran que nuestro método puede buscar eficientemente redes con restricción de latencia para dispositivos RISC-V en segundos manteniendo una alta precisión. Además, nuestro método se puede integrar fácilmente con enfoques existentes de NAS sin entrenamiento.