La adición es la operación clave en sistemas digitales, y el sumador en punto flotante (FPA) se usa con frecuencia para la adición de números reales porque la representación en punto flotante proporciona un amplio rango dinámico. La mayoría de los diseños de FPA existentes son síncronos y sus actividades están coordinadas por señales de reloj. Sin embargo, el escalado tecnológico ha impuesto varios desafíos como el desfase de reloj, la distribución de reloj, etc., en el diseño síncrono debido a la presencia de señales de reloj. El diseño asíncrono es un enfoque alternativo para eliminar estos desafíos impuestos por el reloj, ya que reemplaza el reloj global con señales de handshake y utiliza un protocolo de comunicación para indicar la finalización de actividades. Los datos agrupados y la codificación de doble carril son los protocolos de comunicación más comunes utilizados en el diseño asíncrono. Todos los diseños existentes de sumadores en punto flotante asíncronos (AFPA) utilizan la codificación de doble carril para la detección de finalización, ya que permite que el circuito reconozca tan pronto como se complete la computación; mientras que los datos agrupados y los diseños síncronos que utilizan codificación de un solo carril tendrán que esperar el retraso en el peor de los casos, independientemente del tiempo real de finalización. Este documento revisa todos los diseños de AFPA existentes y examina los efectos del protocolo de comunicación seleccionado en su rendimiento. También se discute el resultado probable de AFPA diseñado utilizando protocolos distintos a la codificación de doble carril.