Para incurrir en la interfaz de memoria y un acceso más rápido de la RAM estática para operaciones cerca del umbral, se ha propuesto una arquitectura estable de memoria estática de acceso aleatorio de línea de bits local (SRAM) junto con el esquema de línea de bits local pre-cargada y negativa (NLBL) de bajo voltaje. Además del esquema de línea de bits local pre-cargada y NLBL operado por la columna de línea de bits de escritura para trabajar en la condición de semiselección de escritura. El diseño propuesto de SRAM de línea de bits local reduce las variaciones y mejora la estabilidad de lectura, la capacidad de escritura, previene la corriente de fuga de la línea de bits y el circuito pre-cargado diseñado ha logrado un voltaje de pre-carga óptimo durante la operación cerca del umbral. En comparación con el diseño convencional de SRAM de 6 T, el voltaje de pre-carga óptimo se ha mejorado hasta un 15% para el margen de ruido estático de lectura (RSNM) y el retraso de escritura enriquecido hasta un 22% para el diseño de SRAM NLBL propuesto que es eficiente en energía. A 400 mV de voltaje de suministro y una frecuencia de operación de 25 MHz, el consumo de energía de lectura y escritura es de 0,22 pJ y 0,23 pJ respectivamente. Después de comparar con los trabajos relacionados, el consumo de energía promedio de acceso (AAE) es menor que en otros trabajos. El rendimiento general para el propuesto SRAM de línea de bits local ha logrado la mayor figura de mérito (FoM). La arquitectura diseñada se ha implementado en base a los macros de SRAM de 1 Kb y la tecnología de proceso TSMC-40 nm GP.