La computación estocástica requiere generadores de números aleatorios para generar secuencias estocásticas que representen valores de probabilidad. En el caso de una operación de 8 bits, se requiere una longitud de 256 bits de una secuencia estocástica, lo que resulta en problemas de latencia. En este documento, se propone una arquitectura de computación estocástica para abordar el problema de latencia mediante el empleo de registros de desplazamiento lineal de retroalimentación (LFSRs) en paralelo. La arquitectura propuesta reduce la latencia en el proceso de generación de secuencias estocásticas sin perder precisión. Además, la arquitectura propuesta logra eficiencia en área al reducir el 69% de flip-flops y el 70.4% de LUTs en comparación con una arquitectura que emplea LFSRs compartidos, y el 74% de flip-flops y el 58% de LUTs en comparación con la arquitectura que aplica múltiples LFSRs con el mismo tiempo computacional.