El sumador de acarreo en cascada (RCA) es uno de los tipos más comunes de sumador. Sin embargo, no es preferido en muchas aplicaciones debido a su alta latencia. En este documento, se proponen dos arquitecturas de RCA paralelo de alta velocidad (PRCA) junto con detección y localización de fallos, con una sobrecarga reducida en comparación con el sumador de acarreo de mirada adelantada (CLA). En el enfoque propuesto, el RCA se divide en bloques, donde la entrada de acarreo inicial para cada bloque será generada por una unidad lógica de mirada adelantada de acarreo. La demora se reduce en un 43.81% en comparación con el diseño convencional de RCA de 64 bits. La demora se reduce aún más al reemplazar los últimos bloques con un diseño CSeA basado en RCA único y se iguala al CLA si los últimos tres bloques se reemplazan con CSeA. El diseño de 64 bits propuesto de PRCA y PRCA-CSeA requiere una sobrecarga de área del 20.31% y 22.50% en comparación con el diseño convencional de RCA. Mientras que el producto de demora-potencia-área de nuestros diseños propuestos es 24.66% y 30.94% más eficiente que los diseños de RCA convencionales. Con autoverificación, la arquitectura propuesta de PRCA y PRCA-CSeA con detección de múltiples fallos requiere una sobrecarga de área del 42.36% y 44.35% en comparación con un diseño de RCA de autoverificación de 64 bits.