Las convoluciones simétricas pueden ser utilizadas para una potencial reducción de recursos de hardware. Sin embargo, no han sido implementadas en los diseños FIR de bloques traspuestos de última generación. Por lo tanto, exploramos la viabilidad de la convolución simétrica en FIRs paralelos traspuestos y proponemos una arquitectura paralela escalable y eficiente en hardware. El diseño propuesto inserta elementos de retraso después de los multiplicadores para la reutilización temporal de productos de tap intermedios. Al hacer esto, el número de multiplicadores requeridos puede reducirse a la mitad. Como resultado, podemos lograr mejoras de eficiencia de área de hasta 3.2x y 1.64x sobre el método de bloque traspuesto moderno en diseños reconfigurables y fijos, respectivamente. Estos resultados confirman la efectividad de la arquitectura STB-FIR propuesta para un procesamiento de señal de alta velocidad y eficiente en hardware.