Este documento propone una arquitectura de SRAM reconfigurable tolerante a errores de VDD (R-VDD), que reduce significativamente la potencia de lectura y retención utilizando la técnica de escalamiento de voltaje de suministro. La celda SRAM de bajo consumo de potencia dependiente de datos de 10T (DLP10T) se utiliza para la arquitectura escalada de R-VDD con una estabilidad mejorada y menor consumo de energía. La arquitectura de SRAM escalada de R-VDD se desarrolla para evitar el consumo de potencia de lectura y retención no esencial utilizando el escalado de VDD. En este trabajo, las celdas se implementan y analizan considerando un nodo CMOS de 65 nm tecnológicamente relevante. Analizamos la probabilidad de falla durante los modos de lectura, escritura y retención, lo que muestra que la celda DLP10T propuesta presenta la tasa de falla más baja en comparación con otras celdas existentes. Además, el diseño de la celda DLP10T ofrece una estabilidad de escritura, lectura y retención 1,66 veces, 4,0 veces y 1,15 veces mayor, respectivamente, en comparación con la celda 6T. Además, la potencia de fuga, el producto de potencia-demora de escritura (PDP) y el PDP de lectura se han reducido en un 89,96%, 80,52% y 59,80%, respectivamente, en comparación con la celda SRAM 6T a 0,4 V de voltaje de suministro. La mejora funcional se vuelve aún más evidente cuando se evalúa el factor de calidad (QF), que es 458 veces mayor para el diseño propuesto que para la celda SRAM 6T a 0,4 V de voltaje de suministro. Una mejora significativa de la disipación de potencia, es decir, del 46,07% y del 74,55%, también se puede observar para la arquitectura escalada de R-VDD en comparación con la matriz convencional para la respectiva operación de lectura y retención a 0,4 V de voltaje de suministro.