En este documento se propone un diseño de baja consumo de hardware de criptografía de curva elíptica (ECC) sobre GF() en aplicaciones integradas. Se explora la arquitectura basada en sumadores para reducir el consumo de hardware al realizar la multiplicación escalar (SM). Se han mejorado e implementado los Algoritmos de Multiplicación Modular Entrelazada y de Inversión Modular Binaria con dos unidades de sumador de palabra completa. También se han optimizado las unidades de registro de palabra completa para almacenamiento de datos. El diseño se basa en dos unidades de sumador de palabra completa y doce unidades de registro de palabra completa de estructura de canal y se implementó en la plataforma Xilinx Virtex-4. Se utiliza Design Compiler para sintetizar la arquitectura propuesta con una biblioteca de celdas estándar CMOS de 0.13 m. Para órdenes de campo de 160, 192, 224, 256, la arquitectura propuesta consume 5595, 7080, 8423, 9370 slices, respectivamente, y ahorra 17.58-54.93% de recursos de slice en la plataforma FPGA en comparación con otras arquitecturas de diseño. El resultado sintetizado utiliza un área de compuerta de 35.43 k, 43.37 k, 50.38 k, 57.05 k y ahorra 52.56-91.34% en términos de recuento de compuertas en comparación. El diseño tarda 2.56-4.07 ms en realizar la operación SM en diferentes órdenes de campo bajo una frecuencia de 150 MHz. La arquitectura propuesta está protegida contra el análisis de energía simple (SPA). Por lo tanto, es una buena elección para aplicaciones integradas.