A medida que la tecnología CMOS continúa reduciéndose, el efecto de envejecimiento conocido como inestabilidad de temperatura por sesgo negativo (NBTI) se ha vuelto cada vez más prominente, emergiendo gradualmente como un factor clave que afecta la confiabilidad del dispositivo. Un análisis de tiempo estático preciso consciente del envejecimiento (STA) en la fase de diseño temprana es crítico para establecer márgenes de tiempo apropiados que garanticen la confiabilidad del circuito a lo largo del ciclo de vida del chip. Sin embargo, los métodos tradicionales de análisis de tiempo conscientes del envejecimiento, generalmente basados en simulaciones SPICE o bibliotecas de tiempo conscientes del envejecimiento, luchan por equilibrar la precisión de la predicción con el costo computacional. En este documento, proponemos un marco de aprendizaje de gráficos de múltiples vistas para la predicción de tiempo consciente del envejecimiento a nivel de ruta, que combina las fortalezas de la red transformadora espacial-temporal (STTN) y los modelos de red de atención de gráficos (GAT) para extraer las características de tiempo de envejecimiento de las rutas desde perspectivas sensibles al tiempo y sensibles a la carga de trabajo. Los resultados experimentales demuestran que nuestro marco propuesto logra un puntaje MAPE promedio del 3.96% y reduce el MAPE promedio en 5.8 veces en comparación con FFNN y 2.2 veces en comparación con PNA, manteniendo aumentos aceptables en el tiempo de procesamiento.