Se propone en este artículo un método eficiente de aprendizaje en chip basado en la multiplexación de neuronas para abordar las limitaciones de los métodos tradicionales de aprendizaje en chip, incluida la baja utilización de recursos y la paralelización no ajustable. El método propuesto utiliza una unidad de cálculo de neuronas configurable (NCU) para calcular redes neuronales en diferentes grados de paralelismo a través de la multiplexación de NCUs en diferentes niveles, y la utilización de recursos puede aumentarse reduciendo el número de NCUs ya que el consumo de recursos está predominantemente determinado por el número de NCUs y el ancho de bits de datos, que están desacoplados de la topología específica. Para respaldar mejor el método propuesto y minimizar el uso de bloques de RAM, se introduce un método de segmentación y recombinación de pesos, acompañado de una explicación detallada del orden de acceso. Además, se desarrolla un modelo de rendimiento para facilitar el proceso de selección de parámetros. Los resultados experimentales realizados en una placa de desarrollo FPGA demuestran que el método propuesto tiene un menor consumo de recursos, una mayor utilización de recursos y una mayor generalidad en comparación con otros métodos.